XC7A50T-3FGG484E został zoptymalizowany pod kątem zastosowań o niskim poborze mocy, które wymagają szeregowych transceiverów, wysokiego DSP i przepustowości logicznej. Zapewniają najniższy całkowity koszt materiałów w zastosowaniach wymagających dużej przepustowości i wrażliwych na koszty.
XC7A50T-3FGG484E został zoptymalizowany pod kątem zastosowań o niskim poborze mocy, które wymagają szeregowych transceiverów, wysokiego DSP i przepustowości logicznej. Zapewniają najniższy całkowity koszt materiałów w zastosowaniach wymagających dużej przepustowości i wrażliwych na koszty.
Funkcje funkcjonalne
Zaawansowana, wysokowydajna logika FPGA oparta na technologii prawdziwej 6-wejściowej tablicy przeglądowej, konfigurowalna jako pamięć rozproszona.
Dwuportowa blokowa pamięć RAM o pojemności 36 Kb z wbudowaną logiką FIFO do buforowania danych w chipie.
Wysokowydajna technologia SelectIO ™ obsługująca interfejsy DDR3 do 1866 Mb/s.
Szybkie połączenie szeregowe, wbudowany gigabitowy transceiver, z prędkościami w zakresie od 600 Mb/s do 6,6 Gb/s, a następnie do 28,05 Gb/s, zapewniający specjalny tryb niskiego poboru mocy zoptymalizowany dla interfejsów chip-chip.
Konfigurowalny przez użytkownika interfejs analogowy integruje dwukanałowy 12-bitowy przetwornik analogowo-cyfrowy 1MSPS oraz wbudowane czujniki temperatury i mocy.
Układ procesora sygnału cyfrowego, wyposażony w mnożniki 25 x 18, 48-bitowy akumulator i diagram drabinkowy zapewniający wysoką wydajność filtrowania, w tym zoptymalizowane symetryczne filtrowanie współczynników.
Potężny układ zarządzający zegarem, który łączy w sobie pętle synchronizacji fazowej i moduły zarządzania zegarem w trybie hybrydowym, zdolny do osiągnięcia wysokiej precyzji i niskiego poziomu jittera.
Zintegrowany blok PCIe, odpowiedni dla punktów końcowych x8 Gen3 i projektów portów głównych.
Wiele opcji konfiguracji, w tym obsługa przechowywania towarów, 256-bitowe szyfrowanie AES z uwierzytelnianiem HRC/SHA-256 oraz wbudowane wykrywanie i korekcja SEU.
